Współczesne interfejsy cyfrowe — DDR4-3200 (1,6 GT/s), DDR5-6400 (3,2 GT/s), PCIe Gen4 (16 GT/s), PCIe Gen5 (32 GT/s), USB 3.2 Gen 2x2 (20 Gbps), HDMI 2.1 (48 Gbps), 10/25/100GbE oraz SerDes 56 Gbps PAM4 — wymagają precyzyjnego zarządzania integralnością sygnałów.
Wykonujemy pełen proces projektowania SI/PI: 1) Symulacje pre-layout w HyperLynx oraz Sigrity (impedancja, crosstalk, eye diagram), 2) Stack-up optymalizowany pod impedancję 50/85/100 Ω z tolerancją ±5%, 3) Length matching ścieżek różnicowych do ±5 mil, 4) Length matching grup (np. DDR4 byte lane ±25 mil), 5) Via stitching, return path, separacja warstw GND/PWR, 6) Pre-layout via optimization (back-drill, microvia), 7) Post-layout signal integrity verification.
Dla weryfikacji fizycznej wykonujemy pomiary TDR (Time Domain Reflectometry) na każdej partii — Polar CITS500s lub Tektronix DSA8300 z modułem 80E10. Pomiary S-parameters na VNA Keysight PNA-X do 67 GHz dla aplikacji mmWave/SerDes. Każdy projekt high-speed otrzymuje raport: impedance characterization, insertion loss @Nyquist, return loss, crosstalk NEXT/FEXT, eye diagram measurement.
Dla aplikacji 25 Gbps+ stosujemy laminaty low-loss: Megtron 6/7 (Df=0,002), Tachyon 100G, Rogers RO4350B, EM-528. Dla SerDes 56 Gbps PAM4 wymagamy back-drilling stub <10 mil, microvia HDI any-layer, smooth copper VLP (Very Low Profile) lub RTF (Reverse Treated Foil) dla redukcji conductor loss. Współpracujemy z Intel SI/PI Lab oraz Cadence Allegro X SI dla wsparcia projektantów klienta.